张钦帝:叙述微型计算机中的多级存储体系以及工作原理

1. 多级存储体系

   多级存储结构构成的存储体系是一个整体。从CPU看来，这个整体的速度接近于Cache和寄存器的操作速度、容量是辅存（或海量存储器）的容量，每位价格接近于辅存的位价格。从而较好地解决了存储器中速度、容量、价格三者之间的矛盾，满足了计算机系统的应用需要。
   

2. 工作原理

   存储器的层次结构能够成功的关键在于处理器访问存储器的频率递减。在执行程序期间，处理器的指令存储访问和数据存储访问呈现簇状，典型的程序包括许多迭代循环和子程序，一旦程序进入一个循环或子程序执行，就会重复访问一个小范围的指令集合。同理，对表和数组的操作涉及到存取一簇数据，经过很长一段时间，程序访问的簇会改变，但在较短的时间内，处理器主要访问存储器中固定的簇。

   因此，可以通过层次组织数据，使得随着组织层次的递减，各层次的访问比例也 依次递减。以二级存储器为例，让第二级存储器包含所有的指令和数据，程序当前的访问簇暂时存放在第一级存储器中。有时第一级存储器中的某个簇要放到第二级存储器中，以便为新的簇进入第一级存储器让出空间。

在一个计算机系统中，对存储器的容量、速度和价格这三个基本性能指标都有一定的要求。存储容量应确保各种应用的需要；存储器速度应尽量与CPU的速度相匹配并支持I／O操作；存储器的价格应比较合理。然而，这三者经常是互相矛盾的。例如存储器的速度越快，则每位的价格就越高；存储器的容量越大，则存储器的速度就越慢。按照目前的技术水平，仅仅采用一种技术组成单一的存储器是不可能同时满足这些要求的。只有采用由多级存储器组成的存储体系，把几种存储技术结合起来，才能较好地解决存储器大容量、高速度和低成本这三者之间的矛盾。

存储器的多级结构如图1所示。

图中最内层是CPU中的通用寄存器，很多运算可直接在CPU的通用寄存器中进行，减少了CPU与主存的数据交换，很好地解决了速度匹配的问题，但通用寄存器的数量是有限的一般在几个到几百个之间，如Pentium CPU中有8个32位的通用寄存器。

高速缓冲存储器（Cache）设置在CPU和主存之间，可以放在CPU 内部或外部。其作用也是解决主存与CPU的速度匹配问题。Cache一般是由高速SRAM组成，其速度要比主存高1到2个数量级。由主存与Cache构成的“主存－Cache存储层次，从CPU来看，有接近于Cache的速度与主存的容量，并有接近于主存的每位价格。通常，Cache还分为一级Cache和二级Cache。

但是，以上两层仅解决了速度匹配问题，存储器的容量仍受到内存容量的制约。因此，在多级存在储结构中又增设了辅助存储器（由磁盘构成）和大容量（又称海量）存储器（由磁带构成）。随着操作系统和硬件技术的完善，主存之间的信息传送均可由操作系统中的存储管理部件和相应的硬件自动完成，从而构成了主存一辅存的价格，从而弥补了主存容量不足的问题。

多级存储结构构成的存储体系是一个整体。从CPU看来，这个整体的速度接近于Cache和寄存器的操作速度、容量是辅存（或海量存储器）的容量，每位价格接近于辅存的位价格。从而较好地解决了存储器中速度、容量、价格三者之间的矛盾，满足了计算机系统的应用需要。

随着半导体工艺水平的发展和计算机技术的进步，存储器多级结构的构成可能会有所调整，但由多级半导体存储器芯片集成度的提高，主存容量可能会达到几百兆字节或更高，但由于系统软件和应用软件的发展，主存的容量总是满足不了应用的需求，只要这一现状仍然存在，由主存――辅存为主体的多级存储体系也就会长期存在下去。